Transistors : les promesses du sandwich de nanofeuilles

Tous les grands industriels des semi-conducteurs ont le regard braqué sur lui. Il est le candidat idéal pour miniaturiser toujours plus, dans la lignée de la loi de Moore qui prédit un doublement du nombre de transistors par puce tous les deux ans. Lui ? Le transistor 3D « gate-all-around » (GAA) à base de nanofeuilles. En octobre dernier, ­Samsung a révélé l’utiliser pour produire ses puces en 3 nanomètres (nm) dès le premier semestre 2022. Le coréen compte également dessus pour sa technologie 2 nm prévue pour 2025. En juillet 2021, Intel a annoncé l’arrivée en 2024 de sa technologie 2 nm – qu’il appelle 20A, pour 20 angströms – à base de transistors GAA. Ceux-ci sont au cœur de la première « puce test » en 2 nm dévoilée par IBM en mai 2021 [voir photo]. « Cette étape importante nous conforte dans l’idée que la technologie est suffisamment mature pour poursuivre les investissements », indique Mukesh Khare, le responsable des technologies de puce chez IBM Research.

Brique élémentaire de l’électronique, le transistor est un interrupteur qui contrôle un flux d’électrons entre deux électrodes : la source et le drain. Entre les deux, un canal de conduction en matériau semi-conducteur voit passer ou non des charges libres selon que l’interrupteur est ouvert ou fermé. Ce contrôle de l’ouverture, dit électrostatique, est réalisé par une tension appliquée sur un troisième élément : la grille. Si elle désignait autrefois la distance entre la source et le drain du transistor, la notion de nœud technologique, toujours exprimée en nanomètres, se rapporte désormais à la densité de transistors atteignable sur une puce.

Avec son canal de conduction en forme d’ailette verticale entourée par la grille, le FinFET constituait déjà une évolution en 3D par rapport au transistor planaire et son canal plan situé sous la grille. Introduit au début des années 2010, il a poussé la miniaturisation en dessous de 20 nm, jusqu’à la production de puces en 7 nm et bientôt en 5 nm. « Mais le FinFET atteint aujourd’hui ses limites », assure Mukesh Khare. Rapprocher les transistors les uns des autres et réduire leur épaisseur devient de plus en plus difficile. Une stratégie consiste à en utiliser moins pour faire la même chose, et donc à augmenter la hauteur des ailettes pour qu’elles laissent passer plus de courant, explique Naoto Horiguchi, le directeur des technologies CMOS à l’Institut de microélectronique et composants (Imec) de Louvain en Belgique. « Mais il arrive un moment où les propriétés mécaniques du silicium ne permettent pas de faire des ailettes à la fois hautes et fines. » Pour atteindre des nœuds technologiques plus avancés, vers 3 nm ou 2 nm, l’architecture GAA prendra la suite des transistors FinFET. « Les jeux sont faits, promet Mukesh Khare. Tous les grands industriels l’ont accepté. La seule question est de savoir à quelle vitesse ils réussiront à l’implanter. »

Plus de courant, moins de fuites

Le transistor GAA pousse la 3D encore plus loin : le canal de conduction prend la forme d’un empilement de nanofeuilles de silicium. « Cela permet de mieux exploiter l’espace, de faire passer plus de courant, donc d’augmenter les performances, mais surtout de limiter les courants de fuite », développe Thomas Ernst, le directeur scientifique du CEA-Leti qui a été – avec ­Samsung – précurseur dans ce domaine en 2005. IBM pointe la possibilité d’obtenir une augmentation de 45 % des performances ou une consommation d’énergie réduite de 75 % par rapport au FinFET en 7 nm. Face à sa technologie en 5 nm, ­Samsung évoque une diminution de 35 % de la surface, un gain de 30 % des performances ou une baisse de 50 % de la consommation.

La limitation des fuites et la réduction de la consommation énergétique ont lieu grâce à la grille qui entoure entièrement les nanofeuilles, ce qui améliore le contrôle du passage des électrons dans le canal de conduction. Il est possible de faire varier la largeur des nanofeuilles pour trouver le meilleur compromis entre courant et fuites en fonction du besoin : des nanofils feront passer un faible courant avec très peu de fuites, tandis que des nanofeuilles laisseront aller un courant plus fort avec plus de fuites. « Cela offre une flexibilité dans la conception que le FinFET ne permet pas », note ­Naoto ­Horiguchi. Sans parler de la possibilité de multiplier les couches de nanofeuilles pour augmenter le courant. Si les composants présentés par les industriels comportent généralement deux ou trois nanofeuilles, le CEA Leti est monté à sept. « Un record mondial qui montre le potentiel, sans être forcément l’optimum d’un point de vue industriel », admet ­Thomas Ernst.

Le transistor GAA a de quoi satisfaire les applications les plus gourmandes en énergie – comme les datacenters ou le calcul haute performance. D’autres telles que l’automobile pourraient toutefois se contenter de technologies plus matures comme le FinFET, voire le bon vieux transistor planaire. « Les anciennes architectures ne vont pas disparaître. TSMC en propose encore beaucoup dans son portefeuille de produits », tempère Naoto Horiguchi. « D’ici cinq à six ans, la technologie 3 nm en GAA pourrait néanmoins devenir suffisamment mature pour être adoptée dans des applications comme l’automobile », prévient Mukesh Khare.

La photolithographie, un procédé indispensable pour la fabrication de transistors GAA

Dans la fabrication de transistors GAA, « environ 90 % des étapes du procédé industriel sont les mêmes que pour le FinFET », précise Thomas Ernst. Quelques-unes diffèrent, comme la gravure sélective pour enlever les couches d’alliage de silicium et germanium intercalées entre celles de silicium afin de libérer les nanofeuilles. « Nous utilisons aussi plus de procédés de type Atomic layer deposition pour enrober les nanofeuilles du matériau de grille », ajoute Mukesh Khare.

Pour produire des transistors GAA dans des nœuds technologiques avancés, les industriels auront également besoin d’un outil précieux : la photolithographie en extrême ultraviolet (EUV) qui permet de réaliser des motifs plus petits grâce à une longueur d’onde de gravure plus basse – 13,5 nm, contre 193 nm pour la photolithographie classique. « Elle n’est pas indispensable en laboratoire, mais elle l’est dans l’industrie pour les nœuds inférieurs à 5 nm », souligne Thomas Ernst. « Elle est indispensable pour le 2 nm », confirme Mukesh Khare. Introduite pour le 7 nm dans l’industrie, elle restait réservée aux dernières étapes du procédé de fabrication. « Avec le 2 nm, nous l’exploitons dès les premières étapes », poursuit-il.

Si le GAA n’est pas encore en production, la suite est en préparation dans les laboratoires. En juin, l’Imec a présenté un assemblage fonctionnel dit « fork­sheet » [lire l’encadré] qui améliore les performances par rapport au GAA. ­Thomas Ersnt mentionne des travaux sur des matériaux 2D pour remplacer les nanofeuilles par des couches mono-­atomiques. « Ces matériaux ne sont pas encore mûrs, mais ils pourraient mener aux limites de la miniaturisation. » Ces concepts restent des évolutions du transistor GAA, qui apparaît peut-être comme la dernière étape de la loi de Moore. À moins que le transistor à canal de conduction vertical présenté par IBM et Samsung en décembre ne lui vole la vedette.