S’il devient trop complexe d’aligner toujours plus de transistors sur une même surface, peut-être est-il temps de prendre de la hauteur ? L’exploitation de l’axe vertical devient une voie de développement majeure pour la microélectronique, alors que l’essoufflement de la loi de Moore rend toujours plus coûteux les gains de performances liés à la miniaturisation des transistors. Les industriels misent aujourd’hui largement sur cette microélectronique en 3D qui empile les puces ou les composants plutôt que de les poser côte à côte.
En octobre, TSMC a enchaîné les annonces de partenariat avec des entreprises comme Ansys, Cadence Design Systems et Synopsys pour la mise en place de solutions de vérification et d’analyse de composants en 3D. Le même mois, Xperi a déclaré octroyer la licence d’une technologie de collage de pointe à YMTC, une société chinoise de solutions de mémoire. Côté produit, en juin, Samsung et Micron ont dévoilé coup sur coup leurs puces mémoire flash 3D NAND à 176 couches de cellules mémoire empilées. SK Hynix a présenté en octobre sa nouvelle génération de mémoires vives dynamiques (DRAM) aux 12 puces empilées. Ce type de mémoire en 3D se trouve également être le choix d’Intel pour son processeur Sapphire Rapids, prévu pour 2022. Son concurrent, AMD, a pour sa part annoncé en juin un cache en 3D pour la prochaine version de son processeur Ryzen, composé de seulement deux puces, mais avec 23 000 interconnexions.
La 3D, des avantages multiples pour la microélectronique
Le passage de la microélectronique à la troisième dimension s’étend à tous les niveaux : industriels et laboratoires empilent des puces packagées (c’est-à-dire protégées et prêtes à être connectées à un circuit), des plaques de silicium, des puces découpées, des composants de puces, des couches de transistors et même les canaux du transistor. Cette diversité traduit les multiples apports de la 3D : gain de place, accélération des communications grâce à des interconnexions raccourcies, intégration de fonctionnalités variées sur une même puce, choix optimal de technologies, notamment en matière de finesse de gravure, pour chaque couche… La 3D s’impose désormais comme un relais de croissance pour la microélectronique.
L’idée n’est cependant pas nouvelle. Les premiers empilements de circuits intégrés ont été fabriqués dès les années 1980 par des chercheurs japonais. La première preuve de concept d’une puce mémoire à trois couches empilées, reliées entre elles par des vias traversants (Through silicon vias, ou TSV) en cuivre, a été réalisée à l’université du Tôhoku en 2000. Pour autant, cette approche a mis longtemps avant d’être industrialisée. « Il y a dix ans, personne n’y croyait, rappelle Étienne Sicard, professeur à l’Institut national des sciences appliquées de Toulouse (Insa Toulouse) et chercheur en ingénierie informatique. Mais finalement, le passage à la 3D s’est produit à toutes les échelles : transistor, puce et plaque. » Cette évolution s’est déroulée au gré de la diversification et de l’amélioration des interconnexions, véritables piliers de l’empilement des puces.
Des architectures variées
« Il y a autant de 3D que de façons de la faire », admet Éric Ollier, le directeur du programme Smart Imager de l’Institut de recherche technologique (IRT) Nanoelec au CEA-Leti. Les premières technologies en 3D ont utilisé les mêmes interconnexions, assez sommaires, que celles utilisées pour le packaging 2D, comme le câblage par fil ou la technique de la puce retournée avec des billes de soudure.
Cette approche dite de packaging 3D a généré une première vague de produits dès le milieu des années 2000. Entre cette étape et les suivantes, il s’est écoulé dix ans. « Les technologies pour créer des interconnexions plus fines avaient un coût conséquent, rappelle Émilie Jolivet, la dirigeante de la division semiconductor, memory and computing de Yole Développement. Mais au fur et à mesure, il est devenu très complexe de graver les plaques de silicium à des nœuds toujours plus petits, pour intégrer le maximum de transistors, et le degré d’investissement s’est inversé. »
D’abord poussées par les besoins du calcul haute performance avant de se répandre plus largement, les premières mémoires empilées arrivent sous deux formes principales. D’un côté, celle affectée aux mémoires flash – qui stockent les données même hors tension – où sont empilées au sein d’une même puce des couches semi-conductrices ou des cellules mémoire. De l’autre, celle à destination des mémoires vives, qui consiste en un empilement de puces traversées par des TSV. « Parfois, on associe ces mémoires vives en 3D avec des technologies intermédiaires, dites en 2,5D, comme les interposeurs, explique Émilie Jolivet. Ce sont des plaques de connecteurs qui vont faire le lien entre des puces hétérogènes, d’un côté le processeur et de l’autre les puces mémoire par exemple. »
Une troisième couche pour les capteurs d’images
L’intérêt de la combinaison des puces aux fonctionnalités différentes est également le moteur de l’intégration 3D au sein des capteurs d’images. Les produits commercialisés aujourd’hui consistent en l’assemblage de deux puces, l’une affectée aux photorécepteurs et l’autre aux circuits complémentaires comme le convertisseur analogique-numérique. La R&D, à l’instar du programme Smart Imager de Nanoelec, a mis le cap sur l’ajout d’une troisième couche. La tâche est loin d’être aisée, comme l’explique Pascal Metzger, le PDG de SET, fournisseur français d’équipements d’assemblage de puces. « Empiler des mémoires, c’est un peu comme construire un immeuble : les appartements étant disposés de la même façon, vous pouvez faire passer une colonne d’eau dans chaque salle de bains. Mais face à des composants hétérogènes, que ce soit dans le cas des capteurs ou dans d’autres cas, vous êtes obligé de réfléchir longuement à ce que vous voulez connecter. »
De manière générale, l’intégration 3D représente un défi supplémentaire par rapport aux technologies planaires. Les problèmes courants d’échauffement des composants ou de stress électromagnétique sont encore plus prégnants et demandent, lors de la conception, de prendre en compte, pour chaque partie de la puce, l’influence du comportement des couches au-dessus et au-dessous, en plus de celle des composants adjacents. « Il faut parfois repenser l’organisation des éléments pour qu’ils ne s’entravent pas et en tenir compte dans l’architecture », décrit Pascal Leclaire, responsable du groupe d’application de la plateforme de vérification 3D de Siemens EDA. Pour autant, rappelle Éric Ollier, le problème de l’accumulation de chaleur dans une structure empilée était l’un des principaux freins à l’adoption de la 3D. Finalement, des solutions diverses ont pu être trouvées, comme l’utilisation des interconnexions TSV en cuivre pour évacuer la chaleur.
« La valeur de la 3D, c’est le nombre d’interconnexions par millimètre carré », selon Éric Beyne, le directeur du programme des systèmes d’intégration 3D à l’Institut de microélectronique et composants (Imec)
© Imec
Que fait l’Imec en matière d’intégration 3D ?
Le programme que je dirige est consacré aux technologies dans ce domaine. Il compte plus de 40 partenaires industriels. Nous avons deux objectifs : comprendre la physique en jeu dans un système en 3D et améliorer les densités d’interconnexion en réduisant le pas, c’est-à-dire la distance entre les plots de connexion. Cela nous permet d’ouvrir des horizons. Par exemple, il est maintenant possible d’amener la puissance directement au transistor.
À quel endroit de la puce exploitez-vous le plus l’axe vertical ?
Historiquement, nous travaillons sur les puces entières. Mais grâce aux densités d’interconnexion actuelles, nous commençons à creuser l’échelle des transistors. Pour moi, la valeur la plus importante de l’intégration 3D, c’est le nombre de contacts que l’on peut faire par millimètre carré. Dans le packaging 3Ddes smartphones, il y a une dizaine de connexions par millimètre carré. Mais quand on travaille à l’échelle du transistor, c’est plutôt de l’ordre d’un milliard.
Quel est le stade d’industrialisation de ces innovations ?
Les possibilités pour faire des interconnexions dans les machines industrielles sont aujourd’hui limitées. Lorsque l’on regarde les produits qui sortent ou qui sont annoncés, il y a un gouffre entre la recherche et l’industrie. La puce Foveros d’Intel, l’une des plus avancées parmi les processeurs complets, utilise des interconnexions en cuivre de type vias avec un pas de 30 micromètres, alors que nous savons maintenant faire du 10 micromètres. Les capteurs de Sony ou les mémoires flash 3D NAND de YMTC, qui utilise un collage direct beaucoup plus fin, s’approchent du micromètre, tandis que nous faisons du 700 nanomètres et visons 400 nanomètres dès l’an prochain.
