Des transistors à effet de champ complémentaires, ou CFET (pour complementary field effect transistor), empilés verticalement : voici le futur du transistor électronique présenté par Intel à l’occasion de la 69e édition de l’IEDM (international electron devices meeting), conférence qui réunit les experts de la microélectronique à San Francisco, du 9 au 13 décembre 2023.
L’intérêt du CFET est de superposer en un seul bloc et verticalement - plutôt que de les assembler latéralement -, les deux grandes catégories de transistors MOS (métal oxyde silicium) qui forment la base de la logique numérique : nMOS (le courant est établi par la circulation d’électrons dans le canal) et pMOS (idem mais avec des charges positives, les trous).
Deux transistors occupant l’espace d’un seul dans le plan horizontal : l’objectif, comme toujours, est de poursuivre la miniaturisation des puces. Cette intégration à la verticale vient à l’origine d’une étude scientifique de l’IMEC (institut de microélectronique et de composants situé en Belgique), datant de 2018.
L'après « gate all around »
Ces transistors adoptent l’architecture 3D « gate all around » (GAA) à nanofeuilles – appelée RibbonFET chez Intel – que le fondeur américain doit déployer en 2024 pour son procédé de fabrication à 20 Å (Angström, soit 2 nanomètres, nm). La grille – l’électrode qui commande le passage du courant dans le transistor – enveloppe de tous les côtés les canaux de conduction, lesquels ont la forme de nanofeuilles.
Il en résulte un contrôle supérieur du courant électrique traversant le transistor et une réduction des courants de fuite. Dans le papier présenté à l’IEDM, Intel a fait la démonstration de la superposition de trois nanofeuilles de type n et de trois nanofeuilles de type p, ces deux structures étant séparées de 30 nm.
L’architecture CFET, encore au stade de la R&D, serait donc une évolution post-GAA. Intel n’est pas le seul à promouvoir cette architecture : le taiwanais TSMC a aussi présenté à l’IEDM ses avancées dans le domaine du CFET.
Ces transistors CFET mettent d’ores-et-déjà en œuvre une autre technologie d’Intel, nommé Powervia, qui sera industrialisée en 2024 pour le « nœud technologique » à 20 Å. Powervia désigne une technique de fourniture d’alimentation électrique par l’arrière des transistors (backside power delivery), inventée aussi à l’IMEC.
Des transistors alimentés par l'arrière
Les transistors, nécessitant les procédés de fabrication les plus précis, sont habituellement fabriqués en premier sur la galette de silicium. Viennent s’ajouter ensuite plusieurs couches de connexions métalliques, assurant les communications entre transistors et les composants de la puce, puis les connexions destinées à l’alimentation électrique de l’ensemble. Au final, les transistors se retrouvent au-dessus par retournement du wafer (flip chip)
Dans le cas de Powervia, toute la partie consacrée à l’alimentation électrique, découplée des connexions qui font circuler le signal, est fabriquée sous le silicium. Entre autres bénéfices, les connexions métalliques qui fournissent l’alimentation peuvent donc légèrement grossir, ce qui réduit leur résistivité électrique, et les chutes de tension électrique sont moindres, étant donné que la distance jusqu’aux transistors est moindre.
Des tests menés par Intel il y a quelques mois ont fait état d’un gain de fréquence de 6%. L’arrivée imminente de Powervia en production suggère qu’Intel sait comment évacuer efficacement la chaleur produite par les transistors, désormais pris en « sandwich » entre des couches métalliques.
